By Cadence
每個傳統的(de)封裝設計師都瞭解 電鍍條 (plating bar) 及其作用(yòng)。為了(le)在製造過程中提供電流，每個 Net 都連接到 BGA 的(de)邊界，以便使電流到達所有需要通(tōng)電的(de)區域。
電鍍條的(de)定義通(tōng)常是「圍繞設計邊界的(de)金屬連接」，會略微超出 BGA 的(de)最終輪廓。電鍍條將所有引腳連接在一起，當 BGA 與相鄰的(de)器件分(fēn)離後，就會移除電鍍條。不會留下(xià)任何互連的(de)網路 —— 除非使用(yòng)蝕刻工藝，去除 BGA 輪廓內部網路之間的(de)短路；這將是一個額外制程步驟。
在 Cadence® Allegro® Package Designer Plus 工具中，電鍍條由兩部分(fēn)組成。首先，「電鍍條」本身 (外面的(de)導體環) 從封裝邊緣外移，實現全部線路連接。然後，在每個 Net 需要連接到電鍍條器件的(de)地方創建引腳。
如果有引腳沒有連接到電鍍條上，或者如果一個網路在電鍍條器件上沒有對應的(de)一個或多(duō)個引腳，制程將會出現問題。
這是一個相當簡單的(de)過程和(hé)程式。對於新的(de)設計形式，如矽基闆和(hé) system-on-wafer 設計，水(shuǐ)準相連 (而不是垂直相連) 透過焊球離開基闆邊緣的(de)走線，可(kě)能根本就沒有與電鍍條相連。相反，它們可(kě)能在一個更大(dà)的(de)模式中連接到另一個相鄰的(de)設計器件。
邊緣連接器
在這些設計中確定 Net 的(de)出口 (在哪一層、在封裝的(de)哪一面，甚至是末端的(de) X,Y 軸位置) 至關重要。如果走線的(de)出口與它在下(xià)一個設計器件中的(de)配對連接位置不一緻，那麼整個設計將無法正常運行。
此外，網表中需要有器件到器件的(de)連接，以確保沒有遺漏。這也(yě)將使介面的(de)映射變得(de)容易管理(lǐ)。電鍍條設計方法不適合表現這種類型的(de)立體連接關係。
邊緣連接器 (Edge Connector) 是 Allegro Package Designer Plus 中的(de)器件物(wù)件，用(yòng)於創建和(hé)配置這些介面。它們可(kě)以透過 SI Layout 功能表的(de) (需要 Silicon Layout Option 的(de)使用(yòng)權) Create Package Edge Connector 工具製作，如下(xià)圖所示：
啟動後，如果不仔細觀察，可(kě)能會認為運行的(de)是電鍍條創建工具。這是因為創建電鍍條和(hé)邊緣連接器都需要類似的(de)物(wù)理(lǐ)幾何形狀。
仔細觀察會發現兩者有一些重要的(de)區別。首先，一定要給器件命名。邊緣連接器是一個 IO 類器件，就像 BGA 一樣。它為相鄰器件而不是下(xià)一層基闆提供 IO。因此，比起電鍍條，參考指示、設備名稱和(hé)符號名稱會更加一目了(le)然。
連接對齊
邊緣連接器元件可(kě)以提供哪些好處？如果在下(xià)一個器件中重複剛使用(yòng)過的(de)「邊緣連接器」介面，那麼可(kě)以確信器件之間走線是對齊的(de)，因為使用(yòng)了(le)相同資料庫的(de)設定資料。
讓我們看一個簡單的(de)示例。假設我們有一個實例，是一個 10 x 10 器件大(dà)型設計中的(de)一個較小的(de)模組，我們希望器件的(de)北(běi)側與相鄰單元的(de)南(nán)側完全吻合，東側和(hé)西側完全吻合。
使用(yòng)「邊緣連接器」工具，首先，對設計的(de)一側進行佈線。在本例中，我們對東測進行佈線。佈線完成後，生成「邊緣連接器」。然後，使用(yòng) symbol edit application 模式，選中東側的(de)引腳。把它們複製到西側，用(yòng)基闆的(de)一個角作為參考點，就可(kě)以確信相鄰接的(de)器件兩側完全對齊。
此時，隻剩下(xià)一個步驟：將正確的(de) Net 分(fēn)配給西側的(de)連接器引腳。該操作有助於儘早獲得(de)關於一些可(kě)能發生問題的(de)回饋：
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是否需要交換晶片介面的(de)引腳，以便對相關的(de)網路進行佈線，同時不需要對「層」做(zuò)出不必要的(de)更改？ |
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所有的(de)差動對和(hé)匯流排的(de)順序都很理(lǐ)想嗎？ |
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延伸到裸片下(xià) BGA 焊球的(de)網路，而不是延伸到相鄰單元的(de)網路，是否應該重新佈設，以避開同一層上交叉的(de)走線？ |
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對於所有的(de)網路，相對於頂層網表，網路和(hé)網路的(de)連接是否正確？ |
如果能夠回答(dá)這些問題，我們就可(kě)以確信解決方案是有效的(de)。如果無法回答(dá)，可(kě)以在設計流程的(de)早期進行最有效的(de)修正。畢竟，返工的(de)代價是我們不願承擔的(de)。
能透過 symbol edit application 模式或 UNFIXED_PINS 屬性移動引腳。設計師不希望在無意間移動或刪除走線。並且走線的(de)端點是鎖定的(de)。
自動佈線
佈線時，佈線工具需要有一個連接起點和(hé)終點。
封裝「邊緣連接器」的(de)引腳提供了(le)這些端點。我們可(kě)以運行自動佈線工具，任何一個互動式或自動互動式的(de)佈線工具均可(kě)，或者也(yě)可(kě)以運行自己編寫的(de)腳本來進行佈線。如果走線最後可(kě)以成功到達邊緣連接器的(de)引腳，那麼走線就是正確的(de)。
最後，由於知道端點在兩個模組中的(de)位置，我們可(kě)以計算(suàn)總延遲、相對延遲等結果。在一個器件中收緊並完成佈線時，可(kě)以利用(yòng)這些結果來更新下(xià)一個器件中的(de)允許延遲和(hé)容差。逐漸添加和(hé)平衡器件的(de)相對位置，並調整到最終的(de)理(lǐ)想位置 (也(yě)許需要在某個器件的(de)東側進行添加，而在另一個器件的(de)西側進行添加，以便容納各種新器件)。
為什(shén)麼不直接設計一個大(dà)型的(de)、扁平化(huà)的(de)設計？
如果我們要設計一個 10x10 陣列的(de)模組，為什(shén)麼不簡單地把所有 100 個器件並排放在同一個設計中，然後進行整體佈線呢(ne)？不採用(yòng)該方法的(de)理(lǐ)由有很多(duō)，其中幾點特別關鍵：
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為了(le)更快(kuài)地驗證變更。因為我們知道每個裸片都是相同的(de)，所以不需要在整個晶圓圖上運行檢查。隻需運行一個實例，就可(kě)以知道已經找到了(le)95% 或更多(duō)的(de)違反設計規則的(de)情況。 |
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如果在一個實例中出現了(le)違反設計規則的(de)情況，那麼在該實例中進行糾正，便可(kě)以糾正所有 100 個單元。因此，隻需要修正一次。 |
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如果設計的(de)下(xià)一次反覆運算(suàn)需要一個 20x20 的(de)陣列，那麼我們對此不需要做(zuò)任何額外工作，隻要在現有的(de)實例中定義一個更大(dà)的(de)矩陣即可(kě)。 |
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設計中要關注的(de)專案減少了(le)，在工程變更 (ECO) 上要刷新的(de)實例也(yě)減少了(le)，工作效率大(dà)大(dà)提高(gāo)。 |
譯文授權轉載出處 (映陽科技協同校閱)
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