本文要點
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DDR 記憶體佈線的(de)重要性及佈線時的(de)關鍵注意事項。 |
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從扇出佈線 (escape routing) 和(hé)端接，到佈線和(hé)高(gāo)密度互連 (HDI) 設計的(de)佈線技巧，有效進行 DDR 記憶體設計。 |
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進階 PCB 設計工具的(de)哪些功能有助於順利完成設計。 |
DDR3 記憶體模組
在過去，人(rén)們認為電腦是一個用(yòng)於完成特定目的(de)的(de)物(wù)體或設備，就像給微波爐或洗衣機連接插座一樣。儘管在當今情況已經大(dà)有不同，但大(dà)多(duō)數人(rén)依然不瞭解我們每天實際上會使用(yòng)多(duō)少運算(suàn)能力。所有的(de)智慧手機、汽車系統和(hé) IoT 設備都依賴運算(suàn)能力來完成各自的(de)工作，而如果不使用(yòng) DDR 記憶體，這一切都無法實現。
從 20 世紀 90 年代末開始，DDR 記憶體標準問世，以便使用(yòng)者更快(kuài)地進入存儲在記憶體中的(de)資料。自推出以來，每 5 年左右，DDR 記憶體都會經歷增量改進，以提高(gāo)其性能和(hé)能力。儘管 DDR3 和(hé) DDR4 仍在使用(yòng)中，但隨著 DDR5 的(de)最新推出，我們現在迎來了(le)新一代的(de)性能標準。
為了(le)達到這種性能水(shuǐ)準，必須精確設計和(hé)規劃印刷電路闆來適應 DDR 記憶體的(de)高(gāo)速需求。讓我們詳細瞭解一下(xià)存在哪些要求，以及如何成功在 PCB 上進行 DDR 佈線。
什(shén)麼是 DDR 佈線，為何如此重要？
電腦記憶體與處理(lǐ)器協同工作，在 CPU 時鐘週期內發送和(hé)接收信號。最初，這種交換在每個時鐘週期以單一資料速率 (SDR) 記憶體配置進行一次。為了(le)提高(gāo)資料交換的(de)速度和(hé)性能，現在每個時鐘週期發送和(hé)接收兩次信號，即雙倍數據速率 (DDR)。如今，DDR 記憶體已取代 SDR 記憶體，成為了(le)記憶體配置的(de)標準。
到目前為止，DDR 的(de)使用(yòng)時間已經超過了(le) 20 年，在此期間，它經過了(le)定期的(de)更新，提高(gāo)了(le)速度和(hé)性能。當前使用(yòng)的(de)版本是 DDR3 和(hé) DDR4，而 DDR5 最近也(yě)已經問世。任何使用(yòng)記憶體的(de)印刷電路闆設計都極有可(kě)能在其中使用(yòng)某些版本的(de) DDR 記憶體標準。PCB 設計工程師需要在記憶體電路的(de)佈線中注重精確度，才能滿足性能規範。
時序信號的(de)蛇形走線佈線
DDR 佈線要點：一切都與時序相關
DDR 記憶體佈線中最重要的(de)事情是滿足其時序規範。需要對各個信號進行定時，以便在與之關聯的(de)時鐘線的(de)上升沿和(hé)下(xià)降沿擷取資料。由於無法加快(kuài)電信號的(de)速度，因此控制時序的(de)唯一方法是放慢(màn)電信號的(de)速度，讓它們在適當的(de)時刻同時到達。為了(le)實現這一點，要在蛇形佈線 (serpentine routing) 的(de)設計方法中增加走線的(de)長度，如上圖所示。
必須滿足這些規範，記憶體才能正常運行。對於 PCB 設計工程師來說，要讓佈線符合時序要求，借助 CAD 軟體的(de)設計約束非常重要。可(kě)以將這些約束條件設置為符合特定的(de)長度，並自動進行蛇形圖案佈線，以便將走線佈置到正確的(de)長度。
但是，與任何高(gāo)速設計一樣，必須將所有這些約束嵌入到 PCB 的(de)整個設計參數中。例如，佈置在電路闆外層上的(de)走線因為參考平面的(de)不同，將具有與內層走線不同的(de)時序特性。在僅與一個相鄰平面相鄰的(de)外層上進行佈線的(de)微帶線配置，其性能將不同於夾在兩個平面之間的(de)內層佈線的(de)帶狀線配置。在規劃 DDR 佈線以實現最佳電路性能時，PCB 設計工程師必須考慮所有這些因素。隨著各個新版本的(de) DDR 相繼推出，時序規範變得(de)越來越嚴格，因此需要更高(gāo)的(de)佈線精確度。
現在，讓我們更深入地瞭解一下(xià) DDR 佈線的(de)詳細資訊。首先，我們來看一下(xià) BGA 區域扇出佈線，以及在傳輸線中需要匹配的(de)端接。然後，我們將瞭解一下(xià) PCB 設計中的(de) DDR3 和(hé) DDR4 佈線指南(nán)以及常規 DDR 佈線技術和(hé) HDI 佈線。
DDR 佈線：逐步執行
DDR 記憶體佈線不僅僅是連接走線。從最初的(de)扇出，一直到佈線結束，都必須仔細進行佈線規劃。
大(dà)型 BGA 封裝的(de)扇出佈線
第一步：設計 BGA 區域扇出
佈線時，首先要在電路闆上將零件擺放妥當 —— DDR 記憶體佈線也(yě)不例外。我們建議按照(zhào)以下(xià)順序擺放零件：
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連接器等固定零件 |
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有源元件（用(yòng)於優化(huà)信號路徑、散熱考慮等） |
3. |
BGA 上的(de)外排引腳，佈線時要讓它們遠離器件 |
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從 BGA 上的(de)內部引腳進行常規迂回佈線（通(tōng)常為狗骨狀） |
您可(kě)能會發現，高(gāo)密度器件也(yě)可(kě)能需要在焊盤和(hé)微孔中使用(yòng)過孔。
不要忽略匹配端接的(de)正確擺放和(hé)佈線
即使走線看起來很短，它們也(yě)會給高(gāo)速數位電路線增加一些延遲，而這些延遲可(kě)能會引起反射問題。如果走線未正確端接，則電壓波可(kě)能會沿著線路傳播回去，從而與原始信號波發生碰撞。根據反射波的(de)極性，這可(kě)以抵消原始信號波，也(yě)可(kě)以增強信號原始波。當線路的(de)阻抗由於過孔、連接器和(hé)樁線 (stub) 而改變其特性時，就可(kě)能會發生以上問題。為了(le)解決這個問題，應於線上增加串聯端接，以增加電阻使得(de)特性阻抗匹配。
DDR3 佈線指南(nán)
DDR3 標準於 2007 年推出，取代了(le) DDR2並一直沿用(yòng)至今。DDR3 DIMM 封裝上可(kě)以有 240 個引腳，這意味著需要佈置許多(duō)高(gāo)速線路。需要佈置的(de)線路如此之多(duō)，空間將受到限制，並可(kě)能導緻串擾，這可(kě)能會緻使電路信號完整性出現問題。與任何 DDR 佈線一樣，也(yě)需要嚴格控制關鍵線路（如數據、位址、時鐘和(hé)控制信號）的(de)走線長度，以實現最佳性能。
差動對佈線的(de)幾個示例
DDR4 佈線指南(nán)
不斷發展的(de) DDR4 標準更改了(le)系統架構——DDR3 使用(yòng)的(de)是 240 個引腳的(de) DIMM 封裝，而 DDR4 的(de)引腳數量增加到了(le) 288。這提升了(le) DDR4 的(de)功能和(hé)速度，同時降低了(le)所需的(de)電壓。這也(yě)加大(dà)了(le) PCB 設計的(de)難度。除了(le)添加更多(duō)關鍵線路以進行佈線外，對精確的(de)佈局和(hé)佈線技術的(de)需求也(yě)不斷增加。
將 DDR 佈線技術整合到您的(de)設計中
要成功完成 DDR 記憶體佈線，設計必須具有最佳的(de)部件佈局，並且必須有適當的(de)佈線規劃。不同版本的(de) DDR 記憶體需要不同的(de)佈線拓撲。T 拓撲佈線方法在舊版本的(de) DDR 記憶體上效果良好，但它不能處理(lǐ)更高(gāo)的(de) DDR3 和(hé) DDR4 信號速率。取而代之的(de)是，fly-by 拓撲能夠以其菊輪鏈模式提供更好的(de)效果，而菊輪鏈模式也(yě)極大(dà)地改善了(le)信號完整性。
高(gāo)密度互連和(hé)高(gāo)密度互連佈線注意事項
如果要設計帶有 DDR 記憶體佈線的(de)電路闆，則可(kě)能會使用(yòng)高(gāo)密度互連 (HDI) 設計。這意味著要能夠把所有電路塞進電路闆，將需要在具有更細的(de)走線、更小的(de)過孔和(hé)焊盤，在更薄的(de)基闆上設計更多(duō)的(de)層。正確完成 HDI 設計後，除了(le)可(kě)以創建尺寸更小的(de)電路闆之外，還可(kě)以獲得(de)許多(duō)優勢，例如減少電磁幹擾 (EMI)。需要權衡的(de)一點是，成功的(de) HDI 設計意味著 PCB 設計工程師需要更多(duō)地關注細節。
印刷電路闆上的(de)密集佈線
用(yòng)於 DDR 佈線的(de)理(lǐ)想 PCB 設計工具
要成功對 DDR 記憶體配置進行佈線，需要使用(yòng)合適的(de) PCB 設計軟體，提供成功完成設計所需的(de)全部功能。這不僅包括創建器件封裝並將這些零件擺放在電路闆上，而且還需要一套完全可(kě)配置的(de)設計規則和(hé)約束條件，以便指定 DDR 信號的(de)長度和(hé)飛行時間。然後則需要最先進的(de)佈線功能，以正確的(de)長度恰當地進行佈線。
同時，該工具還應可(kě)用(yòng)於進階DDR 佈線，Allegro® PCB Designer 可(kě)提供上述所有功能，幫助您順利完成設計，在激烈的(de)市場競爭中脫穎而出。
1 分(fēn)鐘走線技巧視頻將帶你快(kuài)速瞭解如何在設計前期，透過 Allegro PCB Designer 軟體輕鬆定位並修復製造檢查遺漏的(de)佈線品質問題：
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譯文 / 視頻授權轉載出處 (映陽科技協同校閱視頻)
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