本文要點
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阻抗不匹配會導緻并行網絡出現信号反射和(hé)不同步現象，從而導緻接收器上出現比特錯誤。 |
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要快(kuài)速識别阻抗超标，需要在 PCB 設計工具中使用(yòng)規則管理(lǐ)器，然後在設計規則中設置阻抗限制和(hé)容差。 |
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布線後仿真工具可(kě)用(yòng)于檢查不符合阻抗規則的(de)網絡，并确定哪些區(qū)域的(de)設計應該更改。 |
通(tōng)過規則管理(lǐ)來(lái)控制阻抗，準确發現信号反射
走線阻抗控制主要在于确保走線的(de)尺寸大(dà)小合适。如果獨立考慮一條走線，其阻抗值是很明(míng)确的(de)。但是，當它靠近另一條走線或導體時(shí)，由于意外耦合作用(yòng)，該走線的(de)阻抗将與最初的(de)設計值不同。這(zhè)個(gè)問題非常棘手，會導緻沿著(zhe)互連的(de)阻抗變化(huà)不定，而傳輸線和(hé)接收器之間的(de)極端阻抗失配将導緻信号反射。
盡管我們已根據最佳實踐對(duì) PCB layout 進行了(le)布線，并且布線的(de)走線寬度全部符合設計值，但是互連中也(yě)有可(kě)能出現阻抗變化(huà)。這(zhè)時(shí)就需要使用(yòng)規則驅動設計，即，在對(duì) layout 進行布線時(shí)，根據設計規則來(lái)檢查電路闆。如果要處理(lǐ)一塊工藝比較陳舊(jiù)的(de)電路闆，那麽就需要分(fēn)批檢查阻抗；爲此，可(kě)以運行一個(gè)批處理(lǐ)設計規則檢查 (DRC)，一目了(le)然地浏覽阻抗超标情況。
要糾正整個(gè)電路闆上的(de)阻抗錯誤，Sigrity 的(de)布線後仿真功能可(kě)以助我們一臂之力，用(yòng)以分(fēn)析整個(gè)單端和(hé)差分(fēn)互連的(de)阻抗。同時(shí)，還(hái)可(kě)以發現互連線上特定位置的(de)信号反射，如過孔或連接器過渡處。在下(xià)文中，我們将介紹如何使用(yòng) Allegro PCB layout 工具和(hé) Sigrity 分(fēn)析功能。
定義阻抗控制的(de)規則
阻抗控制的(de)目的(de)是确保 PCB 上的(de)走線在每個(gè)互連中的(de)幾何形狀都是一緻的(de)。該方法适用(yòng)于單端和(hé)差分(fēn)對(duì)布線。爲此，需要遵循我們的(de)高(gāo)速信号标準來(lái)定義這(zhè)些約束規則，而這(zhè)些信号标準又取決于所選的(de)器件或設計的(de)接口類型。
PCB 設計軟件的(de)适應性很強，确保用(yòng)戶能夠定義任何物(wù)理(lǐ)和(hé)電氣規則，以符合可(kě)制造性設計 (DFM) 要求和(hé)信号标準。Allegro 提供的(de)設計工具允許用(yòng)戶使用(yòng) Allegro 規則管理(lǐ)器來(lái)定義所需的(de)阻抗值和(hé)容差。此工具可(kě)在 Allegro PCB Designer 或 Allegro Sigrity SI 内訪問。
對(duì)四個(gè)阻抗控制網絡進行分(fēn)析
在接下(xià)來(lái)的(de)例子中，我們将討(tǎo)論如何定義和(hé)檢查現有 layout 中一組網絡的(de)阻抗規則。如上圖所示，這(zhè)四個(gè)要檢查的(de)網絡是 DDR3 數據總線的(de)一部分(fēn)，定義的(de)阻抗是 34 歐姆。此時(shí)，我們要檢查這(zhè)些走線的(de)阻抗是否在 JEDEC 标準的(de)限制範圍内，以及在這(zhè)些走線上是否會發生過度的(de)信号反射。
定義規則
在開始定義規則之前，我們需要确定規則定義是針對(duì)單個(gè)網絡，還(hái)是針對(duì)一組網絡。Allegro PCB Designer 允許用(yòng)戶将幾個(gè)網絡劃分(fēn)到一個(gè)網絡組，因此可(kě)以将同一組設計規則分(fēn)配至整個(gè)網絡組。請注意，不是必須要将網絡分(fēn)配到網絡組；一個(gè)網絡也(yě)可(kě)以有自己的(de)設計規則和(hé)約束。所有設計規則都可(kě)以在 Allegro 規則管理(lǐ)器中訪問、查看和(hé)編輯。
要訪問 Allegro Constraint Manager 并定義電路闆中的(de)約束規則，請在 Allegro Sigrity SI 中打開 .BRD 文件。單擊 Setup 菜單并找到 Constraints → Constraint Manager。打開 Constraint Manager 後，可(kě)以從屏幕左側的(de)面闆上訪問基于網絡組和(hé)基于網絡的(de)電氣規則。
要爲一個(gè)網絡組設置阻抗規則，請打開 Electrical Constraint Set 選項，然後找到 Routing → Impedance。下(xià)圖是在該電路闆上定義的(de)兩個(gè)網絡組。這(zhè)兩個(gè)網絡組都是 DDR3 接口的(de)一部分(fēn)，因此該接口上的(de)走線阻抗應該設置爲 34 歐姆。阻抗容差設置爲 5%。
網絡組的(de)阻抗規則。
我們要檢查的(de)四條走線不屬于這(zhè)些網絡組，但如有需要，我們可(kě)以将這(zhè)些走線分(fēn)配到這(zhè)些網絡組。另一種方法是在 Electrical Constraint Set 中爲這(zhè)些走線單獨定義阻抗規則。爲此，隻需在 Constraint Manager 中向下(xià)滾動到電氣工作表中的(de) Net 部分(fēn)。打開 Routing → Impedance 部分(fēn)後，就可(kě)以查看所有的(de)網絡以及它們屬于哪個(gè)網絡組。
如果我們想把一個(gè)網絡分(fēn)配到電氣規則集，隻需在 Referenced Electrical C Set 一欄下(xià)打開下(xià)拉菜單，選擇所需的(de)電氣規則集。現在，我們要把目标阻抗值分(fēn)配到要檢查的(de)各個(gè)網絡。從下(xià)圖中可(kě)以看到，目标阻抗設置爲 34 歐姆，阻抗容差爲 5%。定義目标阻抗值之後，我們就會看到相應的(de)網絡被标記爲紅色。如果該網絡沒有立即顯示标記，隻需從工具欄運行設計規則檢查 (在 Tools 菜單下(xià)選擇 Update DRC)。
各個(gè)網絡的(de)阻抗規則。
在上圖中，這(zhè)四個(gè)網絡被标記爲了(le)紅色，因爲它們的(de)最小阻抗和(hé) / 或平均阻抗超出了(le) 34±5% 的(de)範圍 (32.3-35.7 歐姆)。Constraint Manager 顯示，阻抗範圍爲 32.069-46.62 歐姆；這(zhè)些值可(kě)能出現在這(zhè)些網絡的(de)任何位置。造成這(zhè)種現象的(de)原因包括與其他(tā)導體産生意外的(de)寄生耦合、走線寬度不一緻，或在參考平面的(de)間隙上進行布線。
請注意，Allegro Constraint Manager 還(hái)支持爲 PCB 定義其他(tā)幾種物(wù)理(lǐ)和(hé)電氣規則。物(wù)理(lǐ)規則包括焊盤和(hé)走線間距，而電氣規則包括傳播延遲限制和(hé)返回路徑跟蹤。
确定違反設計規則的(de)網絡之後，就可(kě)以進一步了(le)解到底是設計的(de)哪些部分(fēn)導緻設計規則超标。另一種查看規則超标的(de)方法是使用(yòng)工具菜單中的(de) DRC Browser。該工具可(kě)以顯示電路闆中超出設計規則的(de)坐(zuò)标，并在不同的(de)類别中标記出具體的(de)規則超标項目。超标列表可(kě)能讓人(rén)有點眼花缭亂，但不必擔心，Allegro 提供了(le)可(kě)視化(huà)工具來(lái)顯示規則超标。這(zhè)涉及到使用(yòng) layout 數據進行布線後仿真。
運行阻抗和(hé)反射仿真
現在，我們已經準備好糾正電路闆中的(de)阻抗失配，要完成此操作，可(kě)以使用(yòng) Allegro 中的(de)信号完整性分(fēn)析功能來(lái)發現阻抗變化(huà)并識别存在反射的(de)位置。首先，在 Allegro 中打開電路闆，點擊 Analyze 菜單，并選擇 Workflow Manager 選項。随後屏幕上會顯示幾個(gè)可(kě)供執行的(de)分(fēn)析，包括 Impedance Workflow 和(hé) Reflection Workflow。
首先，選擇 Reflection Workflow 和(hé)要檢查的(de)目标網絡。選擇目标網絡後，點擊 Start Analysis，開始仿真。仿真完成後，可(kě)以點擊 Reflection Vision 查看熱(rè)圖，熱(rè)圖中标出了(le)網絡上出現反射的(de)位置。我們也(yě)可(kě)以點擊 Reflection Table 來(lái)查看具體的(de)上沖 / 下(xià)沖值以及它們在電路闆上的(de)坐(zuò)标。在本例中的(de)電路闆上處理(lǐ)的(de)是 DDR 線路，因此可(kě)以在 Reflection Table 中将這(zhè)些值與 JEDEC 規範進行比較。
下(xià)圖是本例中四個(gè)網絡的(de)反射結果。從圖中可(kě)以看到，反射主要發生在器件焊盤上。相應的(de)值以紅色标記，并且隻産生了(le)約 10 mV 的(de)振鈴現象。在互連上很早就可(kě)以看到 30 mV 的(de)振鈴，但用(yòng) Reflection Vision 工具不容易進行可(kě)視化(huà)；需要雙擊阻抗表中的(de)相應條目才能看到這(zhè)些結果。
Reflection Workflow 結果
沿著(zhe)這(zhè)些網絡出現了(le) 30 mV 的(de)振鈴，它們發生在靠近走線的(de)多(duō)個(gè)點附近，相應的(de)走線片段如之前的(de)圖片所示。Impedance Workflow 分(fēn)析有助于理(lǐ)解這(zhè)些反射現象，它們是由沿互連線的(de)阻抗變化(huà)而引起的(de)，以可(kě)視化(huà)的(de)方式查看會更爲直觀。
要檢查阻抗變化(huà)，請選擇分(fēn)析工具欄中的(de) Impedance Workflow 選項。選擇相同的(de)網絡進行分(fēn)析并運行仿真。選擇 Impedance Vision 選項，可(kě)以查看整個(gè)互連的(de)阻抗，同時(shí)也(yě)會顯示熱(rè)圖，其中阻抗值以不同的(de)顔色表示。
四個(gè)網絡的(de)阻抗變化(huà)
從圖中我們可(kě)以直接看到，阻抗從約 46 歐姆突然過渡到約 34 歐姆，和(hé) Allegro Constraint Manager 中顯示的(de)數據相同。從紅色部分(fēn)和(hé)藍色部分(fēn)之間的(de)長(cháng)度變化(huà)可(kě)以明(míng)顯看出這(zhè)一點。這(zhè)對(duì)應于網絡中具有較高(gāo)上沖的(de)區(qū)域。下(xià)一步是将信号上沖和(hé)阻抗變化(huà)與信号标準進行比較。這(zhè)些網絡的(de)紅色部分(fēn)對(duì)應 FPGA 上的(de) BGA 扇出部分(fēn)，所以要限制扇出部分(fēn)的(de)寬度，防止出現過度的(de)信号反射和(hé)損失。
我們可(kě)以采用(yòng)與上文相同的(de)仿真步驟來(lái)檢查電路闆中的(de)不同網絡對(duì)。隻需選擇網絡對(duì)的(de)兩端，确保整個(gè)電路闆的(de)差分(fēn)阻抗保持一緻。對(duì)于差分(fēn)對(duì)，還(hái)需要檢查是否符合長(cháng)度匹配容差，該容差可(kě)以在 Allegro Constraint Manager 中定義。然後可(kě)以使用(yòng) DRC Browser 來(lái)确定哪裏發生了(le)長(cháng)度失配的(de)情況，布線工具可(kě)以對(duì)标準的(de)長(cháng)度匹配片段進行布線，保持差分(fēn)對(duì)同步。
Allegro 設計工具現已發布至 22.1 版本，新版本中的(de)許多(duō)功能都做(zuò)了(le)進一步增強，特别是在高(gāo)速結構相關功能上，更加人(rén)性化(huà)、智能化(huà)，同時(shí)更符合設計人(rén)員(yuán)的(de)需求；模塊複用(yòng)也(yě)越來(lái)越普遍，符合設計要求的(de)查詢也(yě)經常出現在設計的(de) Layout 中。
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譯文授權轉載出處 (Graser 協同校閱)
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